Projeto de um Clock Disciplinado Auto-Ajustável em Tempo Real

Abstract

Redes de transmissão de energia possuem sistemas de aquisição que precisam se manter sempre sincronizados. Estas sincronizações são realizadas com auxílio do GPS e garantem a consistência dos dados. A empresa Reason Tecnologia S/A, já é consagrada nas áreas de desenvolvimento de equipamentos para oscilografia, qualidade de energia e sincronismo temporal. Atualmente está desenvolvendo produtos na linha de proteção elétrica para subestações e basicamente todas as linhas de produtos se beneficiarão com a melhoria da precisão fornecida por um relógio disciplinado. Um relógio disciplinado é um circuito que opera em malha fechada, aonde a frequência de saída é controlada e com isso a precisão alcançada é muito maior. Além de mais preciso um clock disciplinado é mais robusto, pois compensa as variações intrínsecas aos cristais geradores de clock. No presente trabalho foi realizado na empresa Reason e consistiu na idealização, projeto e implementação de um circuito lógico digital que controla a operação de um oscilador Si599, criando assim, um clock disciplinado. Esse circuito foi construído em um FPGA utilizando a linguagem de descrição de hardware VHDL. Como resultado o projeto atingiu as expectativas, respeitando o erro máximo de 100ns por segundo e retornando a frequência desejada sem saltos com a volta do sinal de pps.

Power transmission networks have acquisition systems that must always remain synchronized. These synchronizations are performed with the aid of GPS and ensure data consistency. The company Reason Technology S / A, is already consecrated in the areas of development of equipment for oscillography, power quality and temporal synchronization. Is currently developing products in line of protection for electrical substations and basically all product lines will benefit from the improved accuracy provided by a disciplined clock. A disciplined clock a closed loop circuit where the output frequency is controlled and thus the accuracy achieved is much higher. In addition to having greater accuracy, a disciplined clock is more robust because it compensates the crystal clock generators variations. The present work was performed in Reason Technology and was consisted of idealization, design and implementation of a digital logic circuit that controls the operation of an oscillator Si599, thus creating a disciplined clock. This circuit was built on an FPGA using a hardware description language VHDL. As a result the project met expectations, respecting the maximum error of 100ns per second and returning to the desired frequency without jumps on the return of pps signal.