Contribuição à Integração das Etapas de Posicionamento e Roteamento de Circuitos VLSI: análise das estimativas de interconexão

Abstract

Com a quantidade imensa de transistores contidos nos circuitos integrados modernos, referenciados por circuitos VLSI(Very-Large Scale Integration), a automação do projeto de tais circuitos tornou-se indispensável. Tal automação é levada a cabo por meio das chamadas ferramentas de EDA (Electronic Design Automation), as quais tratam o projeto VLSI como um fluxo de passos que transforma a especificação do sistema em um layout funcional, verificado e pronto para fabricação. Uma das etapas críticas deste fluxo é a síntese física, a qual corresponde ao posicionamento seguido do roteamento dos transistores, sempre buscando reduzir o tamanho das suas interconexões para aumentar a eficiência do circuito. Por conta de eventuais soluções ineficientes geradas pelas etapas de síntese, nem sempre a etapa de roteamento consegue finalizar 100% das conexões. Pesquisas recentes mostram que estas violações podem ser mitigadas integrando etapas de projeto, trazendo novas oportunidades de otimização. Uma forma efetiva de cooperação entre o posicionamento e o roteamento é a movimentação de células no roteamento global. A estimativa do comprimento de uma net no posicionamento pode ter uma grande diferença em relação ao seu tamanho após roteada, evidenciando um posicionamento ruim. Neste caso a célula pode ser movida para onde tem melhor espaço de roteamento, podendo encurtar a sua net. O presente projeto de pesquisa foi dedicado à análise de técnicas de integração entre as etapas de posicionamento e roteamento. Foi realizada uma revisão de bibliografia recente sobre o assunto, bem como estudos sobre algoritmos de posicionamento, roteamento e estimativas de comprimento entre interconexões. Por fim foi proposta uma técnica que, após o roteamento global, busca células que estão muito distantes em relação às demais células pertencentes às mesmas redes, e as movimenta para a mediana entre elas, buscando assim reduzir o tamanho das interconexões. A técnica foi implementada na plataforma open-source de EDA OpenROAD.