Análise e projeto de fontes de corrente autopolarizadas em tecnologia CMOS

Abstract

O circuito de fonte de corrente é um bloco essencial na polarização, operação e no desempenho geral dos circuitos que compõem um sistema analógico/misto/digital. Devido à redução de escala dos processos CMOS e à redução da tensão de alimentação, tem se tornado cada vez mais desafiador para o projetista conseguir satisfazer as especificações de projeto. Nesse contexto, esta tese propõe uma metodologia baseada no projeto completo no regime de inversão moderada e no dimensionamento dos transistores através da associação série paralelo de transistores unitários. Através da exploração do espaço de projeto procura-se obter os valores mais adequados das razões de aspecto e área dos transistores que constituem a fonte. Os resultados teóricos e de simulações dos erros sistemáticos e aleatórios dos projetos de diferentes topologias de circuitos de fonte de corrente são apresentados. Através das modificações de algumas estruturas foram otimizados a área ocupada na pastilha de silício e o consumo de potência. Os resultados teórico, de simulação e de medições experimentais de 33 amostras de um circuito fabricado em tecnologia CMOS 180 nm validaram a metodologia de projeto proposta. A simulação apresentou valores médio (µ=9,60 nA) e de desvio padrão (s=4,66 nA) da referência de corrente próximos aos valores experimentais (µ=10,1 nA e s=2,46 nA), para um pequeno número de amostras disponíveis.

Abstract: The current source circuit is an essential building block in the bias, operation, and overall performance of analog/mixed/digital systems. Due to the scaling down of CMOS processes and the reduction of the supply voltage it has become increasingly challenging for the integrated circuit designer to achieve the design specifications. In this context, this thesis proposes a methodology based on moderate inversion design and sizing through the series-parallel association of unit transistors. Through the exploration of the design space, it is sought to obtain the most adequate values of the aspect ratios and area of the transistors of the current source. Theoretical and simulation results of systematic and random errors of the designs of different current source circuit topologies are presented. Through the modifications of some structures, the area occupied on the silicon wafer and the power consumption have been optimized. Theoretical, simulation and experimental measurements of 33 samples of a circuit fabricated in a 180 nm CMOS technology validated the proposed design methodology. The simulation presented mean (µ=9,60 nA) and standard deviation (s=4,66 nA) values of the current reference close to the experimental values (µ=10,1 nA and s=2,46 nA), for the small number of available samples.