Implementação de PLL (Phase locked loop) digital para transferência de energia sem fio

Abstract

Nesta dissertação é apresentado um sintetizador de frequência para aplicações de transferência de energia sem fio na frequência de 1 GHz. O sintetizador é baseado em uma malha de controle de fase com compensação digital (DPLL) usando oscilador em anel para menor impacto na área em silício. O circuito foi projetado na tecnologia CMOS 65 nm. A fundamentação teórica para o projeto de um DPLL é feita, partindo das características dos PLLs convencionais, análises de estabilidade e ruído para o PLL tipo I e tipo II. Esses fundamentos são usados ??no projeto do DPLL e também nos blocos que o formam. O conversor de tempo para digital (TDC) projetado utiliza uma estratégia para aumentar a faixa de operação sem aumento significativo de área. Esse TDC gera sinais para o ajuste grosso e fino da malha de modo a reduzir o tempo de acomodação. Um oscilador controlado digitalmente é projetado usando um conversor digital-analógico em conjunto com um oscilador controlado por tensão. O divisor de frequência possui 4 valores para o módulo de divisão. Desta forma, poderá ser apresentado o comportamento dinâmico do DPLL na ocorrência da medição do chip. É apresentado o projeto de malha para um DPLL tipo I. Nesse projeto de malha, a função de transferência do filtro é encontrada no domínio se depois convertida para o domínio z utilizando a aproximação Backward Difference. Simulações em ambientes digitais, analógicos e mistos foram realizadas para verificar o correto funcionamento do circuito projetado. Também foi feito a leitura do DPLL incluindo PADs, estruturas de depuração e buffers. O DPLL propôs atingir uma área de 0,06 mm 2 , um tempo de acomodação de 8 µs para um passo de frequência na saída de 128 MHz. O ruído de fase estimado é de -100 dBc/Hz na frequência de offset de 1 MHz. O consumo de potência foi estimado em 3,4 mW quando o DPLL opera em 1 GHz e tensão de alimentação de 1,2 V.

Abstract: This dissertation presents a frequency synthesizer for wireless power transfer applications at a frequency of 1 GHz. The synthesizer is based on a Digitally compensated Phase Locked Loop (DPLL) using a ring oscillator for less impact on silicon area. The circuit was designed using 65 nm CMOS technology. The theoretical basis for the design of a DPLL is made, starting from the characteristics of conventional PLLs, stability and noise analyzes for PLL type I and type II. These fundamentals are used in the design of the DPLL and also in the blocks that form it. The designed Time-to-Digital Converter (TDC) uses a strategy to increase the operating range without significantly increasing the area. This TDC generates signals for coarse and fine adjustment of the loop in order to reduce the settling time. A Digitally Controlled Oscillator is designed using a Digital-to-Analog Converter in conjunction with a Voltage-Controlled Oscillator. The frequency divider has 4 values for the division module. In this way, the dynamic behavior of the DPLL can be observed when measuring the chip. The loop design for a type-I DPLL is presented. In this loop design, the filter transfer function is found in the s-domain and then converted to the z-domain using the Backward Difference approximation. Simulations in digital, analog and mixed environments were performed to verify the correct functioning of the designed circuit. The DPLL layout was also designed including PADs, debug structures and buffers. The proposed DPLL achieves an area of 0.06 mm2, a settling time of 8 µs for an output frequency step of 128 MHz. The estimated phase noise is -100 dBc/Hz at the offset frequency of 1 MHz. Power consumption was estimated at 3.4 mW when the DPLL operates at 1 GHz and a supply voltage of 1.2 V.