Estudo e aplicação de técnica combinacional para redução do descasamento entre pares de mosfet

Abstract

To develop electronic data acquisition circuits, an important factor is the need to cancel out noise that may appear and even mask the expected response at the output of a system. Considering this, the objective of this work was to research, simulate, and extract data from a fully differential amplifier (FDA) circuit with common-mode feedback (CMFB) and to present a new technique aimed at reducing mismatch between MOS (Metal-Oxide-Semiconductor) transistors due to random variations in their properties. For the formation of each transistor in the differential pair, switching was used to select k out of n transistors from a set, resulting in a large number of possible combinations, thus increasing the probability of finding a pair with the desired precision. All the work was carried out using 65 nm commercial CMOS technology with 1V supply, aiming to use minimal component dimensions to achieve a reduction in effective area. This work presents theory and schematic simulations using the Cadence Virtuoso tool, allowing verification of the circuit's behavior and operating conditions.

Para o desenvolvimento de circuitos eletrônicos de aquisição de dados, um fator importante é a necessidade de cancelamento de ruídos que possam aparecer e até mesmo mascarar a resposta esperada na saída de um sistema. Contando com isso, este trabalho teve como objetivo pesquisar, simular e extrair os dados de um circuito amplificador totalmente diferencial (FDA) com um feedback de modo comum (CMFB) e também apresentar uma nova técnica que consiste em tentar reduzir o descasamento entre os transistores MOS (Metal-Oxide-Semiconductor) devido às variações aleatórias de suas propriedades. Para a formação de cada transistor do par diferencial, utilizou-se chaveamento para selecionar k entre n transistores de um conjunto, resultando em uma grande quantidade de combinações possíveis e, assim, fazendo com que a probabilidade de encontrar um par que tenha a precisão desejada seja maior. Todo o trabalho foi realizado em tecnologia comercial CMOS de 65 nm com alimentação de 1V, buscou-se utilizar dimensões mínimas dos componentes para se ter redução da área efetiva. Este trabalho apresenta teoria e simulações em nível esquemático, utilizando a ferramenta Cadence Virtuoso, permitindo a verificação do comportamento do circuito e as condições de operação.