Projeto de um bloco acelerador em hardware para transformada do padrão de compressão do VVC

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dc.contributor	Universidade Federal de Santa Catarina	pt_BR
dc.contributor.advisor	Guntzel, José Luís
dc.contributor.author	Marqueti, João Marcos
dc.date.accessioned	2024-09-08T17:15:44Z
dc.date.available	2024-09-08T17:15:44Z
dc.date.issued	2024-09-08
dc.identifier.uri	https://repositorio.ufsc.br/handle/123456789/259178
dc.description	Seminário de Iniciação Científica e Tecnológica. Universidade Federal de Santa Catarina. Nome do Centro de Ensino. Nome do Departamento do Orientador.	pt_BR
dc.description.abstract	Arquitetura de hardware para compressão de vídeo utilizando a Transformada Discreta dos Cossenos II (DCT-II). O foco do trabalho foi na eficiência energética. A arquitetura otimizada projetada utiliza somas e deslocamentos para realizar multiplicações de matrizes, alcançando uma vazão mínima de 4K@60fps e uma potência estimada de 16.2 mW. O projeto foi validado com ferramentas Synopsys e a documentação gerada será disponibilizada para a comunidade acadêmica.	pt_BR
dc.format.extent	Vídeo	pt_BR
dc.language.iso	por	pt_BR
dc.publisher	Florianópolis, SC	pt_BR
dc.subject	sistemas integrados em chip	pt_BR
dc.subject	compressão de vídeos digitais	pt_BR
dc.subject	eficiência energética	pt_BR
dc.title	Projeto de um bloco acelerador em hardware para transformada do padrão de compressão do VVC	pt_BR
dc.type	video	pt_BR

Files	Size	Format	View
SIC 2024.mp4	35.81Mb	MPEG-4 video	View/Open