Evaluating the impact of pin assignment order in VLSI circuit floorplanning outcomes

Abstract

As etapas iniciais do projeto físico de circuitos VLSI (do inglês Very-Large-Scale Integration), conhecidas como floorplanning (planejamento de planta baixa), são críticas para a obtenção de layouts de qualidade, pois afetam diretamente as fases subsequentes do projeto. Um fluxo típico de floorplanning consiste em assinalamento de pinos, posicionamento de macros e planejamento da distribuição da alimentação. No entanto, a atribuição de pinos e o posicionamento de macros são etapas interdependentes, e sua ordem de execução influencia significativamente os resultados do floorplanning, razão pela qual essas etapas são frequentemente alternadas. Por exemplo, o fluxo padrão de floorplanning na plataforma de código aberto OpenROAD realiza uma atribuição inicial aleatória de pinos, seguida pelo posicionamento de macros e posicionamento global, concluindo com uma etapa extra de atribuição de pinos. Em tal abordagem, a atribuição de pinos não influencia diretamente os resultados do posicionamento de macros e global, potencialmente perdendo oportunidades de otimização. Este trabalho explora novos fluxos de floorplanning aprimorados no contexto da síntese de circuitos integrados (IC) utilizando a OpenROAD, por meio da introdução de uma etapa adicional de atribuição de pinos não aleatória. Os fluxos propostos foram testados com dois posicionadores de macros disponíveis no OpenROAD. Os resultados experimentais, utilizando circuitos de teste do FreePDK45, demonstraram que o fluxo proposto alcança reduções médias no comprimento total dos fios e na contagem de vias de 1,25% e 0,37%, respectivamente, com o TritonMP, e de 1,44% e 1,43%, respectivamente, com o Hierarchical RTL-MP. Circuitos específicos apresentaram reduções no comprimento dos fios e na contagem de vias de até 9,34% e 7,69%, respectivamente. Esses resultados destacam o potencial de otimizações adicionais durante a etapa de floorplanning, enfatizando a importância de abordar a atribuição de pinos.

The early stages of the physical design of VLSI (Very-Large-Scale Integration) circuits, referred to as floorplanning, are critical for achieving quality layouts as they directly affect subsequent design stages. A typical floorplanning flow consists of pin assignment, macro placement, and power planning. However, pin assignment and macro placement are interdependent steps, and their execution order significantly influences floorplanning outcomes, which is why they are often alternated. For example, the standard floorplanning flow in the open-source OpenROAD platform performs an initial random pin assignment followed by macro and global placement, concluding with an extra pin assignment step. In this approach, pin assignment does not directly influence the macro and global placement results, potentially missing optimization opportunities. This work explores new enhanced floorplanning flows within integrated circuit (IC) synthesis using OpenROAD by introducing an additional non-random pin assignment step. The proposed flows are tested with two macro placers available in OpenROAD. Experimental results using FreePDK45 test circuits demonstrated that the proposed flows achieved average reductions in wirelength and via count of 1.25% and 0.37%, respectively, with TritonMP, and 1.44% and 1.43%, respectively, with Hierarchical RTL-MP. Specific circuits showed reductions in wirelength and via count of up to 9.34% and 7.69%, respectively. These results underscore the potential for further optimizations during the floorplanning stage, highlighting the importance of addressing pin assignment.