Implementação de um circuito comparador com técnica de casamento estatístico correlacionado para redução de mismatch

Abstract

O descasamento entre transistores (mismatch) tem se tornado um problema cada vez mais crítico com a redução das dimensões dos dispositivos utilizados na fabricação de circuitos integrados. Esse fenômeno decorre principalmente de variações inerentes ao processo de fabricação, que resultam em alterações dimensionais ou flutuações nas concentrações de dopantes dos dispositivos. Diversas técnicas têm sido propostas para mitigar o mismatch e assegurar o funcionamento adequado de módulos que dependem do casamento preciso de transistores, como os circuitos diferenciais. Diante desse cenário, este estudo tem como principal objetivo avaliar o impacto da técnica de casamento estatístico correlacionado na redução do mismatch. Para isso, um circuito comparador da topologia StrongARM foi projetado, desenvolvendo uma versão padrão, que serviu como referência, e uma versão com a aplicação da técnica de casamento. O desenvolvimento dos circuitos, incluindo esquemáticos, leiautes e simulações, foi realizado utilizando ferramentas profissionais de projeto de circuitos integrados. Os resultados obtidos demonstram que a técnica de casamento estatístico correlacionado reduziu a tensão de offset em 102 vezes, alcançando um valor final de 0,08 mV e evidenciando a eficácia da abordagem proposta. O aumento de área decorrente da implementação da técnica foi de 1,8 vezes, um valor insignificante quando comparado à área necessária para obter a mesma redução de offset apenas pelo aumento das dimensões dos transistores. Para atingir 0,08 mV de offset sem a técnica, seria necessário que cada transistor do par de entrada ocupasse uma área de 374,54 μm², aproximadamente 10,8 vezes a área total do comparador projetado com a técnica (34,66 μm²). Esses resultados reforçam a viabilidade da técnica do casamento estatístico correlacionado como uma solução promissora para a mitigação do mismatch na microeletrônica.

Transistor mismatch has become an increasingly critical issue as dimensions of the devices in integrated circuits continue to shrink. This phenomenon arises mainly from inherent fabrication process variations, leading to dimensional changes or doping concentration fluctuations in devices. Several techniques have been proposed to mitigate mismatch and ensure the proper operation of modules that rely on precise transistor matching, such as differential circuits. In this context, the primary objective of this study is to evaluate the impact of the correlated-pairs statistical matching technique on mismatch reduction. To achieve this, a StrongARM comparator circuit was designed, developing both a standard version, used as a reference, and a version incorporating the matching technique. The circuit development, including schematics, layouts, and simulations, was carried out using professional integrated circuit design tools. The obtained results demonstrate that the circuit with the correlated-pairs statistical matching technique is able to achieve a reduction of 102 times in offset voltage, reaching a final value of 0.08 mV and highlighting the effectiveness of the proposed approach. The area increase resulting from the implementation of the technique was of 1.8 times, an insignificant value when compared to the area required to achieve the same offset reduction solely by increasing the transistor dimensions. To reach an offset of 0.08 mV without the technique, each transistor in the input pair would need to occupy an area of 374.54 μm², approximately 10.8 times the total area of the comparator designed with the technique (34.66 μm²). These results reinforce the viability of the correlated-pairs statistical matching technique as a promising solution for mismatch mitigation in microelectronics.