Graph-based machine learning techniques applied to approximate logic synthesis and routing congestion prediction

Abstract

O número de componentes em circuitos digitais cresce constantemente devido à miniaturização e aos avanços nas metodologias de projeto para síntese de circuitos integrados. Consequentemente, o tempo e o esforço para construir circuitos digitais também aumentam. Abordagens tradicionais de síntese lógica destacam-se pelos desafios em fornecer algoritmos eficientes, mesmo com um número crescente de entradas e maior complexidade. A etapa de síntese lógica é a primeira no fluxo de projeto que pode modificar e otimizar o design. No entanto, a etapa de roteamento ocorre muito mais tarde no processo. Como resultado, as suposições feitas durante a síntese lógica tendem a diferir significativamente daquelas feitas durante o roteamento. O conceito de síntese lógica fisicamente consciente busca unir essas etapas distintas e distantes. Além disso, os avanços em aprendizado de máquina e seu alto desempenho na resolução de problemas específicos tornam-se atrativos para melhorar as ferramentas de projeto eletrônico. Abordagens tradicionais deixaram o projeto físico como único responsável por lidar com problemas de roteamento. No entanto, fluxos de projeto modernos buscam abordar esses desafios mais cedo, integrando considerações de roteamento nas etapas iniciais, como a síntese lógica. Com isso, surgem oportunidades de tratar problemas de roteamento já nas fases iniciais do fluxo de projeto. Este trabalho começa com uma revisão de literatura sobre síntese lógica fisicamente consciente e técnicas de síntese lógica que utilizam aprendizado de máquina. Observando os desafios emergentes, identificamos oportunidades para aplicar estratégias de aprendizado de máquina em duas etapas da síntese lógica: (1) otimizar processos de síntese lógica, como otimização e aprendizado lógico, e (2) prever problemas de roteabilidade logo após o mapeamento tecnológico. Nesse contexto, os objetivos desta proposta de tese são duplos, com as seguintes contribuições: (1) desenvolver uma estratégia para ajustar a otimização lógica e o aprendizado lógico baseada em Programação Genética Cartesiana, e (2) fornecer uma abordagem para a previsão precoce de congestionamento de roteamento, utilizando características de centralidade de nós em um framework de redes neurais de grafo. Essas estratégias visam orientar modificações durante a síntese lógica, melhorando os resultados do projeto físico. A estratégia de otimização lógica demonstra potencial para aprender funções desconhecidas e melhorar métricas de síntese física, como desempenho, potência e área, quando integrada em um fluxo de síntese de código aberto. Sobre a previsão de congestionamento de roteamento, exploramos redes neurais de grafo para identificar elementos lógicos com maior probabilidade de causar problemas nas etapas posteriores do projeto. Essa previsão pode ser integrada ao fluxo de síntese, permitindo lidar precocemente com modificações em elementos lógicos e interconexões. As contribuições deste trabalho de doutorado incluem: 1) Propor uma metodologia de síntese lógica para otimizar e aprender circuitos lógicos, melhorando o tamanho do circuito, a profundidade lógica e a precisão. 2) Desenvolver um ambiente para prever métricas de projeto físico nas etapas iniciais da síntese lógica, sem exigir informações de posicionamento ou roteamento. 3) Explorar múltiplas centralidades de nós da teoria dos grafos para enriquecer o conjunto de dados para treinamento do modelo de previsão de congestionamento. 4) Propor uma estratégia de seleção de características utilizando Análise de Componentes Principais. 5) Avaliar métricas de projeto físico após modificações iniciais possibilitadas pela abordagem de otimização lógica. 6) Demonstrar o potencial de duas estratégias baseadas em aprendizado de máquina para aprimorar a síntese lógica fisicamente consciente, melhorando soluções iniciais e alcançando melhor convergência e correlação entre síntese lógica e projeto físico. Os resultados da estratégia de otimização lógica indicam melhorias de até 39\% no atraso e uma redução de 50\% no tamanho do circuito, com perda mínima de precisão em comparação com abordagens alternativas. Além disso, a estratégia de predição de congestionamento de roteamento proposta alcança mais de 100\% de melhoria nas métricas de qualidade em relação a trabalhos anteriores em condições similares. Esses resultados destacam o potencial de abordagens de aprendizado de máquina baseadas em grafos para auxiliar na automação do projeto de circuitos integrados, particularmente nas etapas de síntese lógica.

Abstract: The number of components in digital circuits is constantly growing due to scaling and advancements in design methodologies for integrated circuit synthesis. Consequently, the time and effort required to build digital circuits are also increasing. Traditional approaches to logic synthesis have been in the spotlight due to the significant challenges involved in providing algorithms that can efficiently synthesize circuits with an increasing number of inputs and growing complexity. The logic synthesis step is an initial stage in the design flow that can modify and optimize the design. However, the routing step occurs much later in the process. As a result, the assumptions made during logic synthesis are likely to differ significantly from those made during routing. The concept of physically aware logic synthesis attempts to join these distinct and far apart steps. Also, the advances in machine learning and their high performance in solving specific problems, appear attractive to improve electronic design tools. Traditional approaches have left physical design solely responsible for addressing routing issues. However, modern design flows aim to tackle these challenges earlier in the synthesis process, integrating routing considerations into initial steps like logic synthesis. By doing so, opportunities arise to address routing issues during earlier stages of the design flow. This work begins with a literature review of physically aware logic synthesis and logic synthesis techniques that leverage machine learning. Observing the emerging challenges, we identify opportunities to apply machine learning strategies at two stages of logic synthesis: (1) optimizing logic synthesis processes, such as logic optimization and logic learning, and (2) predicting routability issues immediately after technology mapping. In this context, the goals of this thesis proposal are twofold, with the following contributions: (1) developing a strategy for fine-tuning logic optimization and logic learning based on Cartesian Genetic Programming, and (2) providing an approach for early prediction of routing congestion, utilizing node centrality features within a graph neural network framework. These strategies aim to guide modifications during logic synthesis, improving physical design results. The logic optimization strategy demonstrates potential for learning unknown functions and improving physical synthesis metrics such as performance, power, and area when integrated into an open-source synthesis flow. Regarding routing congestion prediction, we explore graph neural networks to identify logic elements likely to cause issues in later design stages. This prediction can be integrated into the synthesis flow, enabling early handling and modification of logic elements and interconnections. The contributions of this PhD work include: 1) Proposing a logic synthesis methodology to optimize and learn logic circuits, improving circuit size, logic depth, and accuracy. 2) Developing an environment to predict physical design metrics during early logic synthesis stages without requiring placement or routing information. 3) Exploring multiple node centralities from graph theory to enrich the dataset for model training in congestion prediction. 4) Proposing a feature selection strategy using Principal Component Analysis. 5) Evaluating physical design metrics following early modifications enabled by the logic optimization approach. 6) Demonstrating the potential of two machine learning-based strategies for enhancing physically aware logic synthesis, improving initial solutions, and achieving better convergence and correlation between logic synthesis and physical design. Results from the logic optimization strategy indicate improvements of up to 39\% in delay and a 50\% reduction in circuit size, with minimal accuracy loss compared to alternative approaches. Additionally, our routing congestion prediction strategy achieves over a 100\% improvement in quality metrics compared to previous work under similar conditions. These results highlight the potential of graph-based machine learning approaches to assist design automation tools, particularly for the logic synthesis stages.