A fully integrated low power 78 MHz frequency-locked loop clock reference
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dc.contributor |
Universidade Federal de Santa Catarina. |
pt_BR |
dc.contributor.advisor |
Schneider, Márcio Cherem |
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dc.contributor.author |
Albuquerque, César Augusto Marcelo |
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dc.date.accessioned |
2025-07-21T19:47:51Z |
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dc.date.available |
2025-07-21T19:47:51Z |
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dc.date.issued |
2025-07-10 |
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dc.identifier.uri |
https://repositorio.ufsc.br/handle/123456789/266831 |
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dc.description |
TCC (graduação) - Universidade Federal de Santa Catarina, Centro Tecnológico, Engenharia Eletrônica. |
pt_BR |
dc.description.abstract |
Este trabalho apresenta uma referência de clock totalmente integrada e de baixo consumo, com frequência nominal de 78 MHz, baseada em uma arquitetura de frequency-locked loop, projetada em tecnologia CMOS de 65 nm. A solução proposta é composta por um oscilador de anel controlado por tensão, combinado com um sensor de frequência baseado em um filtro a capacitores chaveados e um amplificador de erro, formando um sistema em malha fechada que reduz significativamente a sensibilidade do circuito a variações de PVT. O circuito consome apenas 4,07 μA em condições típicas e apresenta variação máxima de frequência de ±2,5% entre os diferentes corners PVT, sem o uso de componentes externos. A simulação indicou um jitter RMS de 57,2 ps (0,44% do período de clock), o que demonstra sua adequação para sistemas digitais e mistos de precisão moderada e baixo consumo. A arquitetura oferece um bom compromisso entre integração, eficiência energética e desempenho, tornando-se uma alternativa atraente a referências baseadas em cristal ou MEMS em sistemas embarcados com restrições de energia (SoCs). |
pt_BR |
dc.description.abstract |
This work presents a fully integrated, low-power 78 MHz clock reference based on a frequency-locked loop architecture designed in 65 nm CMOS technology. The proposed solution is composed by a voltage-controlled ring oscillator combined with a switched-capacitor frequency sensor and an error amplifier, forming a closed-loop system that significantly mitigates the circuit sensitivity to PVT variations. The circuit consumes only 4.07 μA under typical conditions and achieves a frequency variation of ±2.5% across PVT corners without external components. The circuit presented a simulated RMS jitter of 57.2 ps (0.44% of the clock period), indicating suitability for low-power and medium-accuracy digital and mixed-signal systems. The architecture offers a strong trade-off between integration, power efficiency, and performance, making it an appealing alternative to crystal-based and MEMS references for energy-constrained SoCs. |
pt_BR |
dc.format.extent |
45 f. |
pt_BR |
dc.language.iso |
eng |
pt_BR |
dc.publisher |
Florianópolis, SC. |
pt_BR |
dc.rights |
Open Access. |
en |
dc.subject |
CMOS |
pt_BR |
dc.subject |
Low power |
pt_BR |
dc.subject |
Clock |
pt_BR |
dc.subject |
Clock reference |
pt_BR |
dc.subject |
Ring oscillator |
pt_BR |
dc.title |
A fully integrated low power 78 MHz frequency-locked loop clock reference |
pt_BR |
dc.type |
TCCgrad |
pt_BR |
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