Design and analysis of a digital Lock-in Amplifier implemented in a FPGA

Abstract

Este trabalho apresenta o projeto e a implementação de um Amplificador Lock-In (LIA) digital implementado em uma FPGA, motivado pela necessidade de monitorar a proliferação de células cancerígenas por meio de tomografia de impedância após a administração de fármacos. A aplicação exige a recuperação de sinais fracos em ambientes altamente ruidosos — um desafio para o qual a técnica de amplificação lock-in é particularmente adequada. O estudo começa descrevendo os princípios da detecção lock-in e sua adaptação a plataformas digitais utilizando FPGAs. São explorados os fundamentos teóricos principais, incluindo métodos de medição de impedância e o projeto de filtros digitais como FIR, IIR e filtros de decimação. A arquitetura do sistema foi desenvolvida por meio de uma abordagem em duas fases: validação inicial dos algoritmos usando Python com precisão em ponto flutuante, seguida por uma implementação em ponto fixo otimizada para uso eficiente de recursos. Uma análise numérica detalhada guiou as decisões de precisão. Os resultados da síntese RTL são apresentados para validar as implementações de alto nível e analisar o uso de recursos da FPGA. O LIA desenvolvido foi avaliado em termos de ruído de entrada, erro do sistema dependente da SNR, reserva dinâmica, sensibilidade e resolução vertical. Embora o erro médio de magnitude tenha sido significativo com a redução da SNR, uma média de desvio padrão de 3 mV na magnitude e 80 mrad na fase foi alcançada com uma SNR de –36 dB. Esses resultados sugerem que, com a calibração adequada, o erro pode ser reduzido a apenas alguns milivolts e poucos miliradianos. A conclusão contêm uma análise do circuito e sugetões de aprimoramento.

This work presents the design and implementation of a digital Lock-In Amplifier (LIA) system based on FPGA technology, motivated by the need to monitor cancer cell proliferation via impedance tomography following drug administration. The application demands the recovery of weak signals in highly noisy environments—a challenge well-suited to the lock-in amplification technique. The study begins by outlining the principles of lock-in detection and its adaptation to digital platforms using FPGAs. Key theoretical foundations are explored, including impedance measurement methods and the design of digital filters such as FIR, IIR, and decimation filters, along with their architectural implications. The system architecture was developed through a two-phase approach: initial algorithm validation using Python with floating-point precision, followed by a resource-efficient fixed-point implementation. Detailed numerical analysis guided the precision trade-offs. RTL synthesis results are presented to validate the higher-level implementations and analyze the FPGA resource usage. The developed LIA system is evaluated in terms of input noise, SNR-dependent system error, dynamic reserve, sensitivity and vertical resolution. Although, the average magnitude error was significand as the SNR reduced, a standard deviation of 3mV in magnitude and 80mrad in phase was achieved at an SNR of –36dB. These results suggest that, with proper calibration, the error can be reduced to just a few millivolts and a few milliradians. The conclusion contain an analysis of the design and suggestions of improvement.